在Xilinx FPGA上快速实现 JESD204B
简介JESD204是一种连接数据转换器（ADC和DAC）和逻辑器件的高速串行接口，该标准的 B 修订版支持高达 12.5 Gbps串行数据速率，并可确保 JESD204 链路具有可重复的确定性延迟。随着转换器的速度和分辨率不断提升，JESD204B接口在ADI高速转换器和集成RF收发器中也变得更为常...
04-ZYNQ学习之FPGA+Linux开发的流程
通过前面3节内容，我们知道了：Xilinx ZYNQ的内部结构PL端FPGA的开发过程ZYNQ启动过程及固化 那么ZYNQ包含CortexTM-A9核，那么它的ARM资源应用主要就落在嵌入式linux上。ZYNQ的嵌入式Linux开发流程是本节介绍的重点。一、嵌入式linux开发三要点嵌入式linu...
（16）ZYNQ FPGA AXI4-stream DATA FIFO IP核（学无止境）
1 应用领域AXI4-stream DATA FIFO主要是PS与PL交互数据时使用。2 AXI4-stream DATA FIFO IP核FIFO如图1所示。 图1 3 AXI4-stream DATA FIFO IP核配置Component Name：器件名字。 FIFO depth：FIFO深...
我的 FPGA 学习历程（11）—— 实验：按键消抖
按键是一个输入设备，在理论上可以归为开关一类，理想的按键波形如下： 然而由于按键的机械特性，断开和闭合动作是不可能在一瞬间完成的，实际的波形如下：抖动期间电平处于临界值，由于晶振的频率相当的高，数字电路会判断到许多个变化的值，数字波形图大致如下： 根据经验总结，按键抖动的时间一般在 ...
FPGA入门指引
很久没更新了，今天不谈FPGA器件特性，出一篇对广大初学者们友好点的入门指引。首先强调一点，初学FPGA不需要买开发板！但必须要会仿真调试！初学FPGA不需要买开发板！但必须要会仿真调试！初学FPGA不需要买开发板！但必须要会仿真调试！重要的事情说三遍首先国际惯例，先上一张FPGA入门的思维导图FP...
FPGA学习笔记---Modelsim使用技巧总结
在学习FPGA时，需要经常在modelsim软件中观察波形，而modelsim波形显示界面在默认设置下看起来不是很方便。现在就总结一下如何在modelsim波形显示界面改变默认显示。首先看一下默认波形显示界面在窗口最左边显示的是波形名称，默认情况下是带路径显示，可以将路径显示取掉，只显示...
fpga控制vga显示彩色图片
1 关于图像的格式，有JPEG、BMP、PNG等多种格式；图像的位数，也有单色、16色、256色、4096色、16位真彩色、24位真彩色、32位真彩色这几种。各种图像的格式不同，相应的保存方式也不尽相同。 单色位图：图像只能由黑白两颜色构成。 16色位图：图像只能由16种颜色构...
FPGA上运行LINUX
U盘分区：一个FAT32的BOOT，一个LINUXEXT3的rootfs，电脑不显示盘，就格式化一***意盘区类型别格式化没了安装VMWARE：用这个打开linux虚拟机，运行要密码，解压也要密码，解压字符（解压前输入）sudo tar --strip-components=3 -C /media/...
FPGA实战-管脚分配相关及设置
根据FPGA的封装不同，不同型号的FPGA的引脚多少和定义都有所区别，那么在工程中，管脚应该如何配置呢？不用的管脚又该如何设置呢？下面来总结一下。FPGA的管脚一般分为两大类：专用管脚（占比20%-30%）和用户自定义管脚（占比70%-80%）根据功能分为时钟，配置，普通IO，电源四种管脚。以下图为...
如何降低FPGA资源消耗
各位大侠，最近一直很头疼的一个事：如何降低FPGA的资源消耗。 由于入门FPGA设计的时间不是很长，对verilog hdl的理解不是很深入，在进行算法设计的时候，不是很注重编程方式和具体实现的结合，导致现在综合后的资源消耗比较畸形。 我用的是spartan-6的xc6slx...
FPGA实现HDMI图像旋转90度
今天给大家介绍的是一款FPGA实现的HDMI旋转器，二话不多说先上图。 这款名为HDMI竖屏横显驱动板，支持1080P的HDMI信号输入1920*[email protected], 输出的HDMI信号为1080*[email protected], 支持RGB888、YUV444、YUV422等...
fpga源同步输入时序约束（二）
下文主要介绍了源同步输入接口的输入最大最小延迟约束方法 输入约束指令格式是： set_input_delay -clock -max (min) [get_ports “”] -add_delay 即给出 输入时钟跟输入数据间的时间关系。对于源同步输入约束，有”System-centric” 和”F...
高速FPGA时序约束设计分析（1）
FPGA时序约束分析：时序路径分类FPGA的时序路径对时序系统的稳定性有着很重要的作用，不同的时序路径对时钟和逻辑电路有着不一样的要求，时序路径确定后系统的最小时钟周期即可确定。确定的时序路径对系统时钟周期和系统的鲁棒性有着很大的影响。FPGA系统中时序路径一般分为6类：（1）Clock-to-Se...
FPGA时序约束学习笔记（一）理论篇
参考资料：《小梅哥FPGA时序约束从遥望到领悟》一、时钟设计对FPGA设计的影响1.外部输入时钟（如 PHY芯片输入时钟），通过普通IO口输入，为以太网通信的许多模块提供时钟源。但是由于输入的引脚为通用的IO引脚，在 FPGA 片上进行走线时，只能使用片上的长线和短线布线资源，有时候甚至要通过 LU...
【FPGA——基础篇】如何理解时序电路
一、概述时序逻辑示意图，如下图所示。数据从一个寄存器出来，经过组合逻辑到达下一个寄存器。 在学习数字电路的过程中，我们都知道时序逻辑，但是大家对时序逻辑真的了解吗？ （1）纯组合逻辑电路的缺点在哪？ （3）纯组合逻辑电路完成不了什么功能？ （...
Xilinx FPGA上电时序分析与设计
Xilinx FPGA上电时序分析与设计由 技术编辑 于 星期五, 11/29/2013 - 13:24 发表 http://xilinx.eetrend.com/article/6102摘要：提出了由于FPGA容量的攀升和配置时间的加长，采用常规设计会导致系统功能失效的观点。通过详细描述Xi...
FPGA设计之时序约束
在FPGA的设计当中，时序约束的重要性不言而喻。这也是要做好FPGA设计必须掌握的一门基本功。但是我发现，很多初学者甚至有一两年设计经验的已经入门的工程师（包括本尊..汗），并不重视这一基本技能。归根到底原因可能有以下几个方面：1.没有遇到问题，代码写完后编译通过了，板测功能实现就OK啦。2.感觉有...
Spartan6 FPGA DDR3 IP核调试及程序示例
Spartan6 FPGA芯片中集成了MCB硬核，它可以支持到DDR3。在ISE中提供了MIG IP核，可以用它来生成 DDR3 控制器，并通过 MIG 的 GUI 图形界面完成相关配置。可以参照其官方datasheet查看其用法--UG388MCB模块信号和架构框图如图3所示，了解内部框图有助于梳...
简谈FPGA的上电复位
大侠好，欢迎来到FPGA技术江湖，江湖偌大，相见即是缘分。大侠可以关注FPGA技术江湖，在“闯荡江湖”、"行侠仗义"栏里获取其他感兴趣的资源，或者一起煮酒言欢。今天和大侠简单聊一聊FPGA设计中的上电复位，话不多说，上货。在基于verilog的FPGA设计中，我们常常可以看到以下形式的进程： 信号...
绘制FPGA原理图封装
一般来讲FPGA的引脚数目非常多，如果原厂没有提供元件库，那么自己也可以快速绘制。方法如下：第一步，在官网上下载对应的pinout_list文档，类似于这种。第二步，对这个表格稍作修改，好让跟ORCAD的风格匹配。需要注意的是把BANK这一列改为SECTION，按照习惯依次编为ABCD等等，引脚位置...