Verilog语法入门
Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。 Verilog HDL和VHDL是世界上最流行的两种硬件描述语...
Verilog学习笔记基本语法篇（四）·········块语句
块语句是指将两条或者两条以上的语句组合在一起，使其在格式上更像一条语句。块语句分为两种：1）用begin_end语句，通常用来标识顺序执行的语句，用它标识的块称作顺序块；2）用fork_join语句，通常用来标识并行执行的语句，用它标识的块称作并行块。A）顺序块begin语句1；语句2；....语句...
(原创)task和function语法的使用讨论(Verilog，CPLD/FPGA)
1.Abstract function和task语句的功能有很多的相似之处，在需要有多个相同的电路生成时，可以考虑使用它们来实现。因为个人使用它们比较少，所以对它们没有进行更深的了解，现在时间比较充裕，我想通过写几个简单的电路将它们二者的功能进行验证一下，看看究竟是怎么生成电路的。2.Content...
verilog语法学习心得（转载）
verilog语法学习心得 1.数字电路基础知识：布尔代数、门级电路的内部晶体管结构、组合逻辑电路分析与设计、触发器、时序逻辑电路分析与设计2.数字系统的构成：传感器 AD 数字处理器 DA 执行部件3.程序通在硬件上的执行过程： C语言(经过编译)-->该处理器的机器语言(放入存储器)...
verilog语法学习心得
转摘自：http://www.openhw.org/module/forum/thread-597076-1-1.html之前查资料查到的，就收藏了，挺不错的，推荐一下——————————————————————————————————verilog语法学习心得1.数字电路基础知识：布尔代数、门级电...