Verilog学习心得(一)
作为一个萌新,第一次让我学习Verilog我是拒绝的,连数电都没有学习过学Verilog真是一种折磨...不过自己选择的路不管怎么样都要走下去. 硬件描述语言HDL(HardwareDescriptionLanguage)是一种用文本形式描述数字电路和设计数字逻辑系统...
Verilog FSM设计的学习心得（三）
设计FSM时，有多种编码方式，是为了达到以下目的：改变状态编码和FSM风格时，FSM的编码方式应便于修改编码方式应紧凑编码方式应容易理解和实现编码方式应便于调试编码方式应实现有效的综合本文主要讨论onehot（独热码）的索引（index）和非索引（no-index）编码方式。onehot编码方式的优...
verilog中读取文件中的字符串_modelsim高级仿真
今天给个程序大家玩玩。因为今天遇到一个问题，就是要向UART发送指令，指令非常多，都是字符串。一直copy函数UART("COMM_1"); UART("COMM_2");........可是指令有好几十个哦。如果遇上百个岂不是更惨。如果是C语言，大家肯定想到用数组遍历。不过Verilog中想用数组...
Verilog学习心得(一)
作为一个萌新,第一次让我学习Verilog我是拒绝的,连数电都没有学习过学Verilog真是一种折磨...不过自己选择的路不管怎么样都要走下去. 硬件描述语言HDL(HardwareDescriptionLanguage)是一种用文本形式描述数字电路和设计数字逻辑系统...
Verilog之电平检测
检测低电平为例moduledetect_module(CLK,RSTn,RX_Pin_In,H2L_Sig);inputCLK;inputRSTn;inputRX_Pin_In;outputH2L_Sig;/******************************/regH2L_F1;regH2...
System Verilog的概念以及与verilog的对比
以下内容源自网络。SystemVerilog语言简介 SystemVerilog是一种硬件描述和验证语言（HDVL），它基于IEEE1364-2001Verilog硬件描述语言（HDL），并对其进行了扩展，包括扩充了C语言数据类型、结构、压缩和非压缩数组、接口、断言等等，这些都使得SystemVer...
Verilog学习笔记基本语法篇（四）·········块语句
块语句是指将两条或者两条以上的语句组合在一起，使其在格式上更像一条语句。块语句分为两种：1）用begin_end语句，通常用来标识顺序执行的语句，用它标识的块称作顺序块；2）用fork_join语句，通常用来标识并行执行的语句，用它标识的块称作并行块。A）顺序块begin语句1；语句2；....语句...
Verilog中的阻塞与非阻塞
这篇文档值得阅读按说阻塞与非阻塞是Verilog中最基本的东西，也是老生常谈。但是最近看到很多程序里用到阻塞语句竟然不是很明白，说到底是从来没有自己仔细分析过。当然一般情况程序中也是推荐用非阻塞的。一般来说大家都会用以下几个例子来说明阻塞与非阻塞：大家可以参考http://www.cnblogs.c...
Verilog笔记——YUV2RGB的模块测试
1YUV2RGB的模块如下：1moduleyuv2rgb(2clk,//时钟输入3rstn,//复位输入，低电平复位45y_in,//变换前Y分量输出6cb_in,//变换前Cb分量输出7cr_in,//变换前Cr分量输出8ena_in,//待变换数据使能，当它为高时，输入数据有效910R_out,...
gf跳转函数：用vim查阅verilog编译…
前段时间请求IT把Linux服务器上的vim升级到vim7.4，一个想法是可以用vim7.0之后加入的特性gF，可以实现跳转到光标所在文件的指定行，如果文件名后面跟着行号的话。这个命令很高效，不用记下行号，gf，然后输入行号，而是直接gF一步到位。然而仿真verilog的常用工具VCS和NC在给出的...
【原创】DE2实验解答—lab09 (Quartus II)(Verilog HDL)(Digital Logic)
LaboratoryExercise9简单的处理器图1所示的数字系统包含一些16位的寄存器，一个多选器，一个加/减单元，一个计数器和一个控制单元。数据通过16位的DIN输入。经由16位的多选器，数据可加载到多个寄存器，比如：R0，…，R7和A。当然，多选器也可以使数据从一个寄存器传输到另一个寄存器。...
verilog 语言[N:0]和[0:N]定义变量方法、比较大小以及不定值x用于if语句中的处理
为了搞清楚verilog[N:0]和[0:N]两种定义变量的区别，以及测试代码对不定值x的处理（x是有时当作1处理，有时当作0处理，还是既不做0也不做1处理？）写了如下的测试代码moduleHL_order; reg[4:0]A; reg[0:4]B; reg[4:0]data; ...
verilog 之数字电路 寄存器，触发器。
我一直听说没有由code到circuit就只是入门了。实在没办法了。我想了一招，一个一个的写，然后看RTL，然后分析。这是第一篇。 1、触发器。 没有复位，置位。posedgeclk是触发沿时钟。一直输出8‘h55.moduletest_io(inputclk,inputrst_n,output[7...
system verilog中的类型转换（type casting）、位宽转换（size casting）和符号转换（sign casting）
类型转换verilog中，任何类型的任何数值都用来给任何类型赋值。verilog使用赋值语句自动将一种类型的数值转换为另一种类型。例如，当一个wire类型赋值给一个reg类型的变量时，wire类型的数值（包括四态数值，电平强度，多驱动解析）自动转换为reg类型（有4态数值，但没有电平强度和多驱动解析...
对C语言编程者的Verilog开发指南实例
本文举例说明了如何用软件实现脉宽调制(PWM)，如何将该设计转换成一个可以在FPGA中运行的逻辑块，并能利用存储器映射I/O接口通过软件完成对该逻辑块的控制。通过理解本文讨论的概念和内容，没有太多硬件知识的软件开发人员也能掌握在FPGA上开发硬件的技能。在不远的将来，嵌入式系统设计师将能够根据哪个更...
对C语言开发者的Verilog开发指南实例
本文举例说明了如何用软件实现脉宽调制(PWM)，如何将该设计转换成一个可以在FPGA中运行的逻辑块，并能利用存储器映射I/O接口通过软件完成对该逻辑块的控制。通过理解本文讨论的概念和内容，没有太多硬件知识的软件开发人员也能掌握在FPGA上开发硬件的技能。在不远的将来，嵌入式系统设计师将能够根据哪个更...
基于Verilog HDL 的数字时钟设计
基于VerilogHDL的数字时钟设计一、实验内容： 利用FPGA实现数字时钟设计,附带秒表功能及时间设置功能。时间设置由开关S1和S2控制，分别是增和减。开关S3是模式选择：0是正常时钟显示；1是进入调分模式；2是进入调时模式；3是进入秒表模式，当进入秒表模式时，S1具有启动和停止功能，S2具...
Norflash控制器的Verilog建模之三（測試）
前言：回校了，辦好手續就著手寫測試篇。初步的norflash控制器已經完成，通過硬件測試。目前的norflash完成扇区块擦除、单字节写、单字节读3个功能。博文最后附上源码。总结：和之前的博文一样，里面的模块没有做时序分析，这一点会在今后的工程里面改进。另外在测试的过程中，发现写完一个字节后只需经过...
Verilog 99题之001-009
001.画出CMOS反相器的电路原理图。衬底的连接问题。PMOS衬底接电源，NMOS衬底接地002.反相器的速度与哪些因素有关？什么是转换时间（transitiontime）和传播延迟（propagationdelay）？反相器的速度与哪些因素有关。（1） 电容（负载电容、自载电容、连线电容）较小，...
Verilog-FPGA硬件电路设计之一——if语句优先级(always块中的阻塞赋值生成的组合逻辑电路是按照顺利执行的)
出处：http://bbs.ednchina.com/BLOG_ARTICLE_3013262.HTM综合软件：QuartusII一、有优先级的if语句if..elseif..elseif……else..语句中是有优先级的，第一个if具有最高优先级，最后一个else优先级最低。Quartus综合出的...