AXI总线slave模式下接收数据---verilog代码
AXI总线slave模式下接收数据---verilog代码 Posted on 2020-05-15 22:37 沉默改良者 阅读(...) 评论(...) 编辑 收藏 AXI总线slave模式下接收数据---verilog代码`timescale 1ns / 1ps/////////////...
01-Verilog基本语法元素
不知道能不能更新完，毕竟咱学校计院对硬件向来不太重视，现在对竞赛也不咋地重视了，也不加分，也没啥用。嘛，就随便写写玩玩吧。一只狸无聊的时候对Verilog的业余描述...
Verilog语言实现并行（循环冗余码）CRC校验
1 前言（1） 什么是CRC校验？CRC即循环冗余校验码：是数据通信领域中最常用的一种查错校验码，其特征是信息字段和...
CRC校验原理和verilog实现方法(三)
1 代码生成verilog实现CRC校验，可以充分发挥FPGA的硬件特性，即并行运算的能力。具体实现方式，可以参考我上一篇博客，关键是用线性反馈移位寄存器表示出多项式，另外注意校验数据高位在先。然后根据电路结构推导出逻辑表达式，再转换成verilog就行了。更高效的方法是利用现成的代码生成工具，例如...
15.1_使用Verilog设计：一个简单的状态机设计——序列检测器（可实现重复性检测）
使用Verilog设计：一个简单的状态机设计——序列检测器（可实现重复性检测） 1，一个简单的状态机设计：可重复性序列检测器2，可重复性状态机序列检测实现2.1，RTL设计代码实现2.2，tb测试代码实现2.3，生成的原理图2.4，SIM输出波形实现 1，一个简单的状态机设计：可重复性序列...
是否有必要学习使用纯Verilog写一个SDRAM控制器
在做这个SDRAM控制器之前，博主有一个疑问，对于学生来说，是否有必要学习用纯Verilog写一个SDRAM控制器？因为目前X家和A家都有了DDR IP Core，对于要实现一个应用可以直接调用IP Core，只需要对其接口操作即可。对于开发者来说，与其费时费力用Verilog去写一个性能差而且老的...
[FPGA]Verilog利用PWM调制巧妙完成RGB三色彩虹呼吸灯(给简约的题目以美妙的解答)
概述实现彩虹呼吸灯题目就是这么简短,但这是目前我碰到的最有意思的一道题目,因为他有无数种解决方法,并且每一种都是那么高级或者巧妙,比如可以利用3路不同初相的PWM调制信号驱动三颗RGB灯重叠呼吸利用1路PWM信号以及状态机,将一个周期分为3个状态,分别是[R降G升B灭],[R灭,G降,B升]和[R升...
Verilog MIPS32 CPU（五）-- CP0
Verilog MIPS32 CPU（一）-- PC寄存器Verilog MIPS32 CPU（二）-- RegfilesVerilog MIPS32 CPU（三）-- ALUVerilog MIPS32 CPU（四）-- RAMVerilog MIPS32 CPU（五）-- CP0Verilog ...
全平台轻量开源verilog仿真工具iverilog+GTKWave使用教程
前言如果你只是想检查Verilog文件的语法是否有错误，然后进行一些基本的时序仿真，那么Icarus Verilog 就是一个不错的选择。相比于各大FPGA厂商的IDE几个G的大小，Icarus Verilog 显得极其小巧，最新版安装包大小仅有17MB，支持全平台：Windows+Linux+Ma...
Verilog 读写文件
Verilog 读写文件在数字设计验证中，有时我们需要大量的数据，这时可以通过文件输入，有时我们需要保存数据，可以通过写文件保存。读写文件testbenchmodule file_rw_tb();reg clk;reg rstn;reg [31...
VCS仿真生成vpd文件(verilog)
VCS仿真生成vpd文件(verilog)一、环境与文件Linux平台 csh环境VCS 64bit代码文件请参考《一个简单的Verilog计数器模型》二、开始仿真1、compiler首先在testbench中加入如下语句：initial begin $vcdpluson;end命令调用vc...
verilog HDL -模块代码基本结构
1--verilog HDL 语言的预编译指令作用：指示在编译verliog HDL源代码前，需要执行哪些操作。2--模块内容是嵌在module 和endmodule两个语句之间。每个模块实现特定的功能，模块可进行层次的嵌套，因此可以将大型的数字电路设计分割成大小不一的小模块来实现特定的功能，最后通...
verilog 双向IO实现
网上搜索了一番，示例挺多，但发现都写的是 input in; output out;然后 assign io= (oe)?out:1'bz;就有点想不明白了，当IO方向为输出时，应该输出out的值，那么针对这个IO模块，out应该是input才对。而in应该是ouput的。尝试写了段代码modul...
基于UVM的verilog验证(转）
reference:https://www.cnblogs.com/bettty/p/5285785.htmlAbstract本文介绍UVM框架，并以crc7为例进行UVM的验证，最后指出常见的UVM验证开发有哪些坑，以及怎么避免。Introduction本例使用环境：ModelSim 10.2c，...
Verilog Tips and Interview Questions
Verilog Interiew Quetions Collection : What is the difference between $display and $monitor and $write and $strobe?What is the difference between code...
Xilinx 常用模块汇总(verilog)【02】
作者：桂。时间：2018-05-08 18:35:56链接：http://www.cnblogs.com/xingshansi/p/9010282.html【本文遗留几处细节问题，待闲下来解决。 其中多处涉及原语，以后若有需要，进一步了解可参考文档：hdl.pdf + CLB.pdf。】一、模块汇...
如何使用SignalTap II觀察reg與wire值? (SOC) (Verilog) (Quartus II) (SignalTap II)
Abstract撰寫Verilog時，雖然每個module都會先用ModelSim或Quartus II自帶的simulator仿真過，但真的將每個module合併時，一些不可預期的『run-time』問題可能才一一浮現，這時得靠SignalTap II來幫忙debug。Introduction使用...
Norflash控制器的Verilog建模之一
摘要：今天驱动一款SPANSION公司生产的norflash——S29AL032D70,没有别的参考资料，大致了解一下norflash的内部cmos电路架构以及其用途之后，直接看手册吧。如何看手册：拿到手册后满满的英文，很多人看了就泄气，那么如何在浩如烟海的英文里找到实际需要的信息，这一点很关键。因...
Verilog MIPS32 CPU（七）-- DIV、DIVU
Verilog MIPS32 CPU（一）-- PC寄存器Verilog MIPS32 CPU（二）-- RegfilesVerilog MIPS32 CPU（三）-- ALUVerilog MIPS32 CPU（四）-- RAMVerilog MIPS32 CPU（五）-- CP0Verilog ...
I2C控制器的Verilog建模之一
前言：之前申请了ADI公司的一款ADV7181CBSTZ的视频解码芯片，正好原装DE2板子安的是同系列的ADV7181BBSTZ。虽然都是ADV7181的宗出，但是寄存器配置等等还是有些诧异，引脚也不兼容。而且ADI已经停产了ADV7181B，现在主推C系列的。关于7181不同系列配置和操作问题可以...