文件名称：基于0．13 μm CMOS工艺的6．25 Gb/s高速串行数据接收器的设计 (2014年)
文件大小：328KB
文件格式：PDF
更新时间：2024-06-20 20:51:48
自然科学 论文
基于1．2 V 0．13 μm CMOS工艺，设计一种数据率为6．25 Gb/s的高速串行数据接收器。该接收器采用半速结构降低系统工作频率，其中：均衡电路利用一种低功耗小面积的差分有源电感，使RC负反馈均衡电路的高频增益增加50％；采样电路为半速时钟驱动2-way交织结构，同时实现1：2串并转换功能；DEMUX采用树型(tree-type)结构，并使用一种新的1：2 DEMUX单元，较传统单元电路节省40％的晶体管数量。HSPICE仿真结果显示，该接收器在-55～125℃温度范围、各主要工艺角及电源电压波