FPGA设计中跨时钟域同步方法的研究

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文件名称：FPGA设计中跨时钟域同步方法的研究
文件大小：372KB
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更新时间：2021-10-02 14:47:15
FPGA 跨时钟域的同步问题是现场可编程门阵列（FPGA）设计中的一个难点，本文分析跨时钟域所带来的亚稳态，提出FPGA设计中跨时钟域的同步方法，重点介绍利用异步FIFO实现跨时钟域的同步方法，并用Verilog HDL硬件描述语言设计该方案，验证该方法的正确性。