fpga 实现4位除法器

时间:2015-04-12 06:58:47
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文件名称:fpga 实现4位除法器

文件大小:12KB

文件格式:DOC

更新时间:2015-04-12 06:58:47

加减交替法

运用加减交替法,通过输入4位被除数以及4位除数,从而输出4位的商。


网友评论

  • 是vhdl的代码不是Verilog的
  • 注释太少了,看不懂啊