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5.逻辑门的功耗
降低 开关活动性的设计技术和改进逻辑电路的方法
1.逻辑重组
F = ABCD， ABCD有相同的概率
对于随机输入，链形实现比树形实现有低的活动性
==2. 输入排序 ==
大概率改变的输入，放到后面
==3. 分时复用资源 ==
分时复用单个硬件资源（如一个逻辑单元或者总线）来完成多个任务是常见的使面积最小的方法，但不一定是功耗最小，因为如果A经常是1，B总是0，那ABAB切换来切换去就消耗能量
4. 通过均衡信号减少毛刺
由于信号到达时间不一，产生毛刺
6.有比逻辑 —— 2N -> N
1. 伪NMOS门
由 实现逻辑功能的NMOS下拉网络 和 一个简单的负载器件 组成
优点：面积减少
缺点：存在静态功耗，所以伪NMOS常用于大扇入逻辑
2. DCVSL（差分串联电压开关逻辑）——完全消除静态消耗和提供电源到GND的电压摆幅
优点：1. PDN1和PDN2有共用的部分，所以减低了面积开销
2. 可以输出OUT和OUT非，节省一个反相器
缺点：1. 依然是有比，且依然会有一段时间短路电流
2. 需要布置的导线数量加倍，电路十分复杂
3. 传输门逻辑
优点：节省面积开销
缺点：传输1的时候只能充电到Vdd-Vtn 解释如下：
传输门的串联方式：
4. 差分传输管逻辑CPL——类似DCVSL
优点： 1. 差分方式，总有非的信号输出
2. 属于静态门，因为定义的输出的节点总是通过一个低阻连接到GND或者VDD，有利于避免噪声
3. 设计模块化
缺点：静态功耗，高电平只能充电到VDD-Vtn
5.传输门逻辑——解决传输管只能充电到Vdd-Vtn的方法
例子1：
例子2：
传输门相关特性分析
- 电阻
通过经验发现，传输门的总Req，也就是两个管的并联电阻，一般为一个常数 - 传输门链延迟计算
优化方法：减少n————每隔m个传输门插入一个反相器
7.动态CMOS —— 伪NMOS + 时钟
伪NMOS实现了晶体管从2N到N+1，但是会有静态功耗。 通过时钟的控制，可以避免静态功耗。
电路分为两个阶段:
1. 预充电 CLK = 0
2. 求值 CLK = 1
特性：
主要优点：提高了速度 ，减少了实现面积
缺点：1. 动态逻辑的时钟功耗很大
2. 较高的开关活动性
3. 增加抗漏电器件的时候可能会有短路功耗
动态设计中信号完整性问题
1.电荷泄露（？？？ 直流通路?)
用一个静态泄露器来补偿，可以使泄露器电阻较高.
2.电荷分享
例如下图，分享就是CL和Ca直接的分享，用6.44公式可知
还有电容耦合和时钟馈通
8.动态门的串联
动态门如果直接串联会有问题：
解决方法：
多米诺逻辑
解决多米诺逻辑非反向问题——多米诺只能实现非反向逻辑——使用差分——双轨多米诺