FPGA图形化前仿真

引言

        上文提到电路连接如下：

 期望结果如下：

 

 

一.创建wrapper文件

        1.创建HDL wrapper；

        2.要是该文件不是顶层（set as top），则需要把文件置于顶层

 

 二.综合

         1.综合的目的主要是排除语法的错误；

        2.内存使用和性能进行了优化等等

 

 三.写前仿真激励文件

         

四. 测试文件

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2024/01/11 11:36:10
// Design Name: 
// Module Name: teas_project
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//


module teas_project();
    reg  A;
    reg  B;
    reg  C;
    wire Y;
    
 initial begin
    A = 0;
    B = 0;
    C = 0;
    #10;
    A = 0;
    B = 0;
    C = 1;
    #10;
    A = 0;
    B = 1;
    C = 0;
    #10;
    A = 0;
    B = 1;
    C = 1;
    #10;
    A = 1;
    B = 0;
    C = 0;
    #10;
    A = 1;
    B = 0;
    C = 1;
    #10; 
    A = 1;
    B = 1;
    C = 0;
    #10;
    A = 1;
    B = 1;
    C = 1;
 end   
  test_wrapper test_1
       (.A(A),
        .B(B),
        .C(C),
        .Y(Y));   
    
endmodule

五.测试结果