同步复位 always @ (posedge clk) ....... 异步复位 always @ (posedge clk or negedge rst_n) ....... 异步复位和同步复位的优缺点 http://blog.****.net/yanghe11234/article/details/14055473
模块的输入是wire型 但是模块输出既可以是wire 没有声明位宽的信号是1bite位宽
assign 赋值语句用来描述简单的逻辑电路 当语句发生变化时 assign语句会马上给wire型变量赋值 并且 assign 左边的必须是wire型变量 'b1);注意是阻塞赋值
这是一个判断==的二选一选择器
三目运算符 assign data_ob = (data_o >= 'b0;
时钟段 用三角表示 D端是输入端 Q端是输出端
always 专门用于时序逻辑 沿触发 posedge 上升沿触发 negedge 下降沿触发 因为复位是低电平有效 所以选择下降沿触发 判断语句也可放在 组合逻辑里面 assign data_a = (data_i == 'b1);
input wire [5:0] data_i;
output reg data_a;
output wire data_b;
第一个是 D 段 第二行是Q段 当时钟上升沿来临的时候 数据会马上发生变化