基于UVM的verilog验证(转）
reference:https://www.cnblogs.com/bettty/p/5285785.htmlAbstract本文介绍UVM框架，并以crc7为例进行UVM的验证，最后指出常见的UVM验证开发有哪些坑，以及怎么避免。Introduction本例使用环境：ModelSim 10.2c，...
Verilog Tips and Interview Questions
Verilog Interiew Quetions Collection : What is the difference between $display and $monitor and $write and $strobe?What is the difference between code...
Xilinx 常用模块汇总(verilog)【02】
作者：桂。时间：2018-05-08 18:35:56链接：http://www.cnblogs.com/xingshansi/p/9010282.html【本文遗留几处细节问题，待闲下来解决。 其中多处涉及原语，以后若有需要，进一步了解可参考文档：hdl.pdf + CLB.pdf。】一、模块汇...
如何使用SignalTap II觀察reg與wire值? (SOC) (Verilog) (Quartus II) (SignalTap II)
Abstract撰寫Verilog時，雖然每個module都會先用ModelSim或Quartus II自帶的simulator仿真過，但真的將每個module合併時，一些不可預期的『run-time』問題可能才一一浮現，這時得靠SignalTap II來幫忙debug。Introduction使用...
Norflash控制器的Verilog建模之一
摘要：今天驱动一款SPANSION公司生产的norflash——S29AL032D70,没有别的参考资料，大致了解一下norflash的内部cmos电路架构以及其用途之后，直接看手册吧。如何看手册：拿到手册后满满的英文，很多人看了就泄气，那么如何在浩如烟海的英文里找到实际需要的信息，这一点很关键。因...
Verilog MIPS32 CPU（七）-- DIV、DIVU
Verilog MIPS32 CPU（一）-- PC寄存器Verilog MIPS32 CPU（二）-- RegfilesVerilog MIPS32 CPU（三）-- ALUVerilog MIPS32 CPU（四）-- RAMVerilog MIPS32 CPU（五）-- CP0Verilog ...
I2C控制器的Verilog建模之一
前言：之前申请了ADI公司的一款ADV7181CBSTZ的视频解码芯片，正好原装DE2板子安的是同系列的ADV7181BBSTZ。虽然都是ADV7181的宗出，但是寄存器配置等等还是有些诧异，引脚也不兼容。而且ADI已经停产了ADV7181B，现在主推C系列的。关于7181不同系列配置和操作问题可以...
verilog中24LC04B iic(i2c)读写通信设计步骤，以及程序常见写法错误。
板子使用的是黑金的是xilinx spartan—6开发板，首先准备一份24LC04B芯片资料，读懂资料后列出关键参数。如下:1、空闲状态为SDA和SCL都为高电平2、开始状态为：保持SCL，SDA高电平不变，SDA 保持最少4us，之后SDA为低，保持最少4us3、结束状态为：保持SCL为高、SD...
Verilog学习笔记简单功能实现（八）...............异步FIFO
基本原理： 1.读写指针的工作原理写指针：总是指向下一个将要被写入的单元，复位时，指向第1个单元(编号为0)。读指针：总是指向当前要被读出的数据，复位时，指向第1个单元(编号为0). 2.FIFO的“空”/“满”检测FIFO设计的关键：产生可靠的FIFO读写指针和生成FIFO“空”...
verilog中符号位的扩展问题
以下内容转自 艾米电子 - 使用有符号数，Verilog（http://www.cnblogs.com/yuphone/archive/2010/12/12/1903647.html）Verilog-1995中的有符号数在Verilog-1995中，只有integer数据类型被转移成有符号数，而re...
system verilog中的跳转操作
在verilog中，使用disable声明来从执行流程中的某一点跳转到另一点。特别地，disable声明使执行流程跳转到标注名字的声明组末尾，或者一个任务的末尾。verilog中的disable命令用法有很多，下面是一个简单的例子，解释了disable的作用范围： // find first bit...
System Verilog随笔（1）
测试文件该怎么写？首先看一个简单代码案例：`timescale 1ns/10ps//1module test; //2intput wire[15:0] a;output reg[15:0] b;reg clock;chip chip(.clock(.clock)); //3always #5 c...
Verilog中变量位宽注意
Verilog中，变量定义方式可以为：reg[位宽-1:0] 数据名；reg[位宽:1] 数据名。其他变量也类似。以reg变量cnt为例，当cnt位宽为4时，可定义为reg[3:0] cnt，或者定义为reg[4:1] cnt当cnt赋值为3时，reg[3:0] cnt；cnt=3 等效为 cnt[...
system verilog的一些总结（从其他博客复制来的）
转载自 http://blog.sina.com.cn/s/blog_e7fec2630101f5t9.htmlSystemVerilog是一种硬件描述和验证语言（HDVL），它基于IEEE 1364-2001 Verilog硬件描述语言（HDL），并对其进行了扩展，包括扩充了C语言数据类型、结构、...
[转]System Verilog的概念以及与verilog的对比
原文地址；http://blog.csdn.net/gtatcs/article/details/8970489SystemVerilog语言简介SystemVerilog是一种硬件描述和验证语言（HDVL），它基于IEEE1364-2001 Verilog硬件描述语言（HDL），并对其进行了扩展，...
System Verilog基础（一）
学习文本值和基本数据类型的笔记。1.常量（Literal Value）1.1.整型常量例如：8‘b032'd0'0'1'x'z省略位宽则意味着全位宽都被赋值。例如：wire [:] sig1;assign sig1 = '1; //sig1 = 8'b111111111.2.实型常量支持...
一段比较有意思的代码——介绍system verilog中的新增幅值语句
system verilog中新加了很多幅值语句，虽然都只适用于阻塞幅值，但是在某些场合中非常实用。下面是一段有意思的代码，覆盖了一些用法。 package definitions; typedef enum logic [:] {ADD,SUB,MULT,DIV,SL,SR} opcode...
【接口时序】6、IIC总线的原理与Verilog实现
一、 软件平台与硬件平台软件平台：1、操作系统：Windows-8.12、开发套件：ISE14.73、仿真工具：ModelSim-10.4-SE 、ChipScope硬件平台：1、 FPGA型号：Xilinx公司的XC6SLX45-2CSG3242、 EEPROM型号：Microchip公司的AT2...
Cordic算法——verilog实现
上两篇博文Cordic算法——圆周系统之旋转模式、Cordic算法——圆周系统之向量模式做了理论分析和实现，但是所用到的变量依然是浮点型，而cordic真正的用处是基于FPGA等只能处理定点的平台。只需将满足精度的浮点数，放大2^n倍，取整，再进行处理。1. 旋转模式假设要通过FPGA计算极坐标（5...
Verilog写一个对数计算模块Log2(x)
网上一个能用的也没有，自己写一个把。1.计算原理： 整数部分网上找到了一个c语言的计算方法如下：int flog2(float x) { return ((unsigned&)x>>23&255)-127;}用matlab测试了一下，得到的结果是一个log2的整数部...