【文件属性】：
文件名称：MIPS多周期CPU设计
文件大小：531KB
文件格式：RAR
更新时间：2021-07-19 14:59:04
verilog 多周期 计组实验 CPU
使用verilog语言，实现add sub or sw lw beq j七条指令的多周期CPU设计代码以及相关文档、测试文件。
【文件预览】：
multicycle-verilog-wxt
----multicycle.docx(581KB)
----Main-verilog()
--------PC.v(583B)
--------InstructionMEM.v(3KB)
--------BDR.v(250B)
--------IR.v(366B)
--------SignExtend.v(688B)
--------transcript(133B)
--------ALU.v(516B)
--------PCJump.v(389B)
--------DFlipFlop.v(363B)
--------DataMEM.v(900B)
--------NextState.v(2KB)
--------DataSelector_2to1_sa.v(326B)
--------RegFile.v(738B)
--------OutputFunc.v(3KB)
--------cpu_tb.v(642B)
--------DataSelector_4to1.v(513B)
--------Main.v(2KB)
--------ADR.v(250B)
--------DataSelector_3to1.v(451B)
--------ControlUnit.v(910B)
--------DataSelector_2to1.v(270B)
--------ALUoutDR.v(255B)
--------DBDR.v(251B)
--------PCAddImm.v(262B)
--------PCAddFour.v(193B)