文件名称：数字电子技术课程设计报告.docx
文件大小：1.34MB
文件格式：DOCX
更新时间：2023-07-11 04:52:42
数电 数字钟 VHDL
使用quartus设计基于VHDL语言的简易数字钟，要求数字钟能实现以下功能。 1．秒、分为00～59六十进制计数器。 2．时为00～23二十四进制计数器。 3. 具有设置闹钟功能，在设定时间到达时鸣叫30秒。 4．具有整点报时功能：整点报时电路要求在每个整点时鸣叫10秒。 5．利用设计软件对其进行设计输入，设计仿真，使其具备所要求的功能。 里面报告仿真波形,源代码.