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文件名称：SystemVerilog 与Verilog 描述状态机(FSM) 之比较
文件大小：228KB
文件格式：PDF
更新时间：2013-12-13 12:26:57
SystemVerilog ;Verilog ;状态机(FSM) ;
由于状态机不仅是一种电路的描述工具,而且也是一种思想方法,因而在电路设计的系统级和RTL 级有着
广泛的应用。如何编写出高质量、易维护和可复用的RTL 级代码,这既对硬件工程师提出了新的挑战,又对硬件
描述语言的抽象层次、语义及语法也提出了更高的要求。本文详细描述了如何使用新的SystemVerilog 来构建
FSM 的寄存器传输级(RTL) 编码技术,并且将现存有效的RTL 编码风格与新的增强的SystemVerilog 编码风格进
行比较,以显示SystemVerilog 在构建FSM 中的优势。