匹配滤波器（时域）FPGA下Verilog实现

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文件名称：匹配滤波器（时域）FPGA下Verilog实现

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更新时间：2021-11-06 14:44:14

匹配滤波 时域 FPGA Verilog

匹配滤波器时域下FPGA的实现，Xilinx ISE环境，长度是750个采样点，用了三个乘法器，两个async fifo做乒乓结构。代码问题也比较多，可以提供思路抛砖引玉