文件名称：8*8 Verilog乘法器
文件大小：80KB
文件格式：ZIP
更新时间：2022-08-09 10:13:37
verilog 乘法器 数字集成
包括流水线，用一个移位寄存器和一个加法器就能完成乘以 3 的操作。但是乘以 15 时就需要 3 个移位寄存器和 3 个加法器（当然乘以 15 可以用移位相减的方式）。 有时候数字电路在一个周期内并不能够完成多个变量同时相加的操作。所以数字设计中，最保险的加法操作是同一时刻只对 2 个数据进行加法运算，最差设计是同一时刻对 4 个及以上的数据进行加法运算。 如果设计中有同时对 4 个数据进行加法运算的操作设计，那么此部分设计就会有危险，可能导致时序不满足。
【文件预览】：
mult_man.v
mult_low.v
mult_cell.v
__Previews
----mult_low.vPreview(79KB)
----mult_man.vPreview(60KB)
test.sv