【文件属性】:
文件名称:地址产生模块接口图-详解webpack的proxytable无效的解决方案
文件大小:12.99MB
文件格式:PDF
更新时间:2021-07-09 19:24:57
DSP+FPGA
图5.24地址产生模块接口图
以sd add信号的产生为例,由于系统给控制器的信号是一组add(24:0)25
位信号,其中包括了行地址,列地址和bank地址信号。而和SDRAM连接的
sd 则是一组行列地址复用信号,所以要对系统给的地址进行分解,在
不_同ad的d(时12刻:0)给sd add不同的地址分配。具体实现如下。在发出装载模式寄存器
命令时,将sdram_mode_reg 13位信号直接赋值给Sd add:在active激活命令
即行地址选通期间,add(10:22)赋值给sd_add(0:12),因为(sdr锄_cycle(2)=’1.)
and(state =” ")代表 状态,而激活是所有操作的第一步,必须由空.cntr 0000 idle
状态跳转而来,所以这个条件就代表RAS操作。其余情况下,则将其置为全O;
确定行地址后,读写命令发出,将选通列地址,add(O:9)赋值给sd add(O:9),其
余情况下,也将其置为全O:预充电命令期间,将对sd add(10)写入1。其余任
何情况下,都把sd add置为全O。
实现该功能的部分程序如下:
if(rst_l=’0’)then
sd—add<_(otll粥->∞;
elsif rising_edge(clk)then
if((sdram_cycle(1)=’1.)and(state._cntr=¨0000”)and(sdram cnmd
_-’11"”then
sd—add<-sdram_mode_reg;
一、 elsif((sdram_cyclc(2)-.1I)and(state_cntr=¨0000¨))then