【文件属性】:
文件名称:uart vhdl实现
文件大小:10KB
文件格式:RAR
更新时间:2010-10-09 12:41:43
uart vhdl
uart vhdl实现
【文件预览】:
uart 源码 (Verilog)
----serial_interface.v(4KB)
----xmit_rcv_control.v(12KB)
----uart_top.v(3KB)
----tester.v(6KB)
----control_operation.v(3KB)
----clock_divider.v(2KB)
----status_registers.v(2KB)
----cpu_interface.v(2KB)
----uart_tb.v(1KB)
----address_decode.v(1KB)
网友评论
- Verilog 语言的,不是VHDL
- 功能可以使用
- 功能已实现,没有问题
- 一个可编程串口开发!!!