【文件属性】:
文件名称:Sobel:基于FPGA的Sobel边沿检测
文件大小:210KB
文件格式:ZIP
更新时间:2021-05-18 20:21:22
Verilog
Sobel
基于FPGA的Sobel算子图像边缘检测
开发环境:
ISE、Modelsim、Spartan6-xc6slx9
项目概况:
将上位机发送来的图片数据经过两个FIFO进行缓存,然后通过sobel算法把该图片的边沿区域找到,显示在显示器上。
项目描述:
通过MATLAB解析图像数据,添加帧头数据;
通过PC端上位机传输图像数据到FPGA端,经过帧解析模块提取有效图像数据信息;
经过3X3矩阵进行横向及纵向平面卷积运算,得出横向及纵向亮度差分近似值;
通过sobel模块处理卷积结果,经过阈值处理之后,输入RAM进行缓存;
HDMI模块从RAM中读取数据在显示器上显示。
结构框图
效果描述
FPGA将上位机发来的数据缓存在两个FIFO钟,然后sobel算法模块调取FIFO内缓存的数据进行处理,将处理后的数据显示在显示器上,会看到显示器上面的图片为图片的边缘信息,Sobel是边缘处
【文件预览】:
Sobel-master
----.gitattributes(66B)
----sobel.ucf(1KB)
----img-folder()
--------程序框图.png(39KB)
----tb_top.v(1KB)
----doc()
--------边沿检测.vsdx(176KB)
----design()
--------vga_clk_module.v(371B)
--------fifo_ctrl.v(5KB)
--------vga_uart.v(1005B)
--------uart_tx.v(1KB)
--------ram_ctrl.v(2KB)
--------vga_module.v(7KB)
--------uart_bps_rx.v(2KB)
--------sobel.v(1KB)
--------uart_rx.v(2KB)
--------double_fifo.v(569B)
--------uart_ctrl.v(930B)
----README.md(1KB)