【文件属性】：
文件名称：Dual_port_Ram
文件大小：8KB
文件格式：ZIP
更新时间：2021-03-26 12:39:38
SystemVerilog
我尝试使用基于系统Verilog的UVM通过约束随机验证来验证双端口ram，在此我还检查了设计的功能正确性并提取了覆盖率指标。
我尝试寻找的一些功能如下：
在不同的受约束地址中执行读写操作，并检查是否相同。
检查覆盖后是否在内存中更新值。
读后写在相同的地址位置。
在相同的地址位置进行写入，然后进行读取。
检查RAM边界大小的读取和写入。
连续读取和写入相同的地址（addrA）
去检查：
1）当数据被写入相同的地址即addrA，addrB时的行为
承保范围：
1）查看随机化是否遍历了所有受约束的随机地址/是否覆盖了我的所有地址空间以及是否交叉覆盖了两个地址。 2）读取和写入每个实例的命中
【文件预览】：
Dual_port_Ram-master
----DUT.sv(16KB)
----Testbench.sv(16KB)
----README.md(947B)