【文件属性】：
文件名称：FPGA 浮点乘法器源码
文件大小：2KB
文件格式：RAR
更新时间：2020-11-12 14:04:19
FPGA 浮点 乘法器
verilog 语言写的FPGA内部实现硬件浮点乘法器的源码，两个时钟周期完成一次浮点乘法运算，里面调用了一个xilinx的定点乘法器IP核，因不同的FPGA芯片其定点乘法器IP核可能不同，所以本例子不包含该IP核的源码，请根据自己的硬件平台，自行生成32bit的定点乘法器IP,然后才能调试本例。如有疑问，请加我QQ:898975448
【文件预览】：
float2fix32.v
float_mult32x32.v