【文件属性】:
文件名称:div:有符号无符号除法器
文件大小:5KB
文件格式:ZIP
更新时间:2021-04-03 22:16:55
SystemVerilog
使用非还原除法算法的有符号/无符号整数除法器
输出操作结果之前,需要DATA_WIDTH + 1个周期。
参数
范围
描述
DATA_WIDTH
除数和除数的数据宽度
接口信号
信号
输入/输出
宽度
描述
k
一世
钟
rst_n
一世
异步复位
股利
一世
[DATA_WIDTH-1:0]
股利
除数
一世
[DATA_WIDTH-1:0]
除数
Signed_ope
一世
0:无符号操作,1:有符号操作
开始
一世
启动(高脉冲)
齐平
一世
刷新内部状态(高脉冲)
商
Ø
[DATA_WIDTH-1:0]
商
余
Ø
[DATA_WIDTH-1:0]
余
准备好
Ø
表示qutient和剩余数已准备就绪(高级别)
时序图
【文件预览】:
div-main
----tb.sv(633B)
----_config.yml(55B)
----README.md(776B)
----div.sv(3KB)
----test()
--------Makefile.common(216B)
--------flush()
--------signed_div()
--------unsigned_div()
网友评论
- 。。。。。。