可校时的数字时钟的设计 时间:2021-07-08 23:52:20 【文件属性】: 文件名称:可校时的数字时钟的设计 文件大小:3.87MB 文件格式:RAR 更新时间:2021-07-08 23:52:20 fpga MODELSIM QUARTUS11.0 verilog 设计一个可校时的数字时钟。通过按键mode的切换显示“小时 分钟”的简单时钟的设计,掌握状态机的设计方法。 立即下载