Verilog编写的除法模块（divide module）

【文件属性】：
文件名称：Verilog编写的除法模块（divide module）
文件大小：16KB
文件格式：RAR
更新时间：2015-03-25 08:58:53
Verilog divide 这是用Verilog编写的除法模块（divide module），包括了divide程序设计模块和测试模块。

【文件预览】：
test_divide.v
ex01.mpf
divide.v
divide_constant.v
divide_testbench.v