文件名称：纯Verilog逻辑实现Sobel是算法(串口发送Matlab处理后的图像数据，通过Sobel算法后在VGA上显示效果)
文件大小：111.16MB
文件格式：ZIP
更新时间：2022-05-28 04:03:33
FPGA Xilinx ISE Sobel
本项目是使用Xilinx的ISE开发工具建立的工程，代码规范、可移植性强，保证下载者可以实现真实效果。文件分类清晰包括ISE工程、RTL代码、Sim仿真代码、Matlab代码。该工程并不只是Sobel核心算法的验证，而是通过串口发送Matlab处理后的图像数据，经过Sobel算法后在VGA上显示效果的真实应用。