FPGA UDP千兆以太网工程

【文件属性】：
文件名称：FPGA UDP千兆以太网工程
文件大小：52KB
文件格式：ZIP
更新时间：2019-03-31 09:02:27
FPGA UDP千兆 以太网 源码 基于FPGA的UDP硬件协议栈， 全部用SystemVerilog写的，不需CPU参与，包括独立的MAC模块。 支持外部phy的配置，支持GMII和RGMII模式。 以下是接口 input clk50, input rst_n, interface to user module input [7:0] wr_data, input wr_clk, input wr_en, output wr_full, output [7:0] rd_data, input rd_clk, input rd_en, output rd_empty, input [31:0] local_ipaddr, //FPGA ip address input [31:0] remote_ipaddr, //PC ip address input [15:0] local_port, //FPGA port number //interface to ethernet phy output mdc, inout mdio, output phy_rst_n, output is_link_up, `ifdef RGMII_IF input [3:0] rx_data, output logic [3:0] tx_data, `else input [7:0] rx_data, output logic [7:0] tx_data, `endif input rx_clk, input rx_data_valid, input gtx_clk, output logic tx_en

【文件预览】：
udp_send
----tcpip_hw.qsf(9KB)
----src()
--------tcp_send.sdc(2KB)
--------data_source.sv(6KB)
--------type_defs.pkg.sv(6KB)
--------rx_ram_int.v(2KB)
--------tcpip_hw.sv(5KB)
--------mac_rx_path.sv(16KB)
--------tcpip_hw1.sv(5KB)
--------headers_ram.v(4KB)
--------mac_tx_path.sv(9KB)
--------tcpip_hw_ifs.sv(5KB)
--------dp_ram.v(470B)
--------eth_fsm.sv(23KB)
--------tcpip_hw_top.v(3KB)
--------vendor()
--------mac_config.sv(6KB)
--------tcpip_hw_top.v.1(3KB)
--------tcpip_hw_defines.sv(70B)
--------icmp_ram_int.v(2KB)
--------simple_mac()
--------tx_ram_int.v(2KB)
--------data_gen.sv(2KB)
--------rst_ctrl.v(423B)
--------tx_ram.sv(7KB)
--------rx_ram.sv(4KB)
----tcpip_hw.qpf(1KB)