文件名称：Matlab代码verilog-ACA-CSU_Approximate-Adders:ACA-CSU近似加法器的MATLAB和HDL模型
文件大小：1.52MB
文件格式：ZIP
更新时间：2024-06-15 21:03:15
系统开源
Matlab代码verilog ACA-CSU近似加法器 这是ACA-CSU近似加法器的MATLAB和HDL模型的GitHub存储库。 性能矩阵 加法器 错误率（％） 内德 MRED 延迟（ns） 面积（μm2的） 功率（μW） 7.9021 0.0552865 0.017437931 0.38 61.977999 39.086 0 0 0 0.49 62.244 43.6306 24.9375 0.058585522 0.019796793 0.38 134.329999 86.0472 2.8121 0.015506 0.001319723 0.55 140.979999 99.634 0 0 0 0.64 161.196 115.9792 50.3333 0.058429095 0.019830952 0.38 279.033998 179.223 8.4845 0.015462372 0.001305994 0.55 298.451998 210.1809 0.1967 0.000988836 5.37E-06 0.71 352.183999 254.6506 命名约定：在AC
【文件预览】：
ACA-CSU_Approximate-Adders-main
----LICENSE(1KB)
----README.md(3KB)
----MATLAB()
--------cinpre.m(188B)
--------ACA_CSU.m(791B)
--------block.m(232B)
----ACA-CSU_manuscript.pdf(1.75MB)
----Verilog()
--------aca_csu16_4.v(2KB)
--------aca_csu8_2.v(1KB)
--------aca_csu16_2.v(2KB)
--------aca_csu32_8.v(3KB)
--------aca_csu16_8.v(3KB)
--------aca_csu8_4.v(1KB)
--------aca_csu32_4.v(3KB)
--------aca_csu32_2.v(3KB)