16位先行进位加法器的设计与仿真 时间:2021-07-25 08:57:36 【文件属性】: 文件名称:16位先行进位加法器的设计与仿真 文件大小:214KB 文件格式:DOCX 更新时间:2021-07-25 08:57:36 计算机组成 1. 掌握在EDA工具中进行基本逻辑组件的设计方法。 2. 运用VHDL完成半加器、或门、一位全加器和16位先行进位加法器的设计与调试。 3. 采用QUARTUS II软件设计仿真和调试完成。 立即下载