AES_加解密_verilog实现.zip

【文件属性】：
文件名称：AES_加解密_verilog实现.zip
文件大小：7KB
文件格式：ZIP
更新时间：2021-02-23 22:26:29
aes 加密解密 verilog fpga AES_加解密_verilog实现，项目内容，已完成代码有注释，不懂联系

【文件预览】：
新建文件夹
----testbench_aes128.v(307B)
----substitution_box.v(10KB)
----main_decryption128.v(2KB)
----timescale.v(21B)
----mix_column.v(5KB)
----substitution_byte.v(2KB)
----main_encryption128.v(2KB)
----shift_row.v(2KB)
----Round_keys.v(1KB)