【文件属性】：
文件名称：Verilog中-reg和wire-用法和区别以及always和assign的区别.pdf
文件大小：80KB
文件格式：PDF
更新时间：2022-10-17 05:04:46
reg wire always assign verilog
1、从仿真角度来说，HDL语言面对的是编译器，相当于使用软件思路，此时：
2、从综合角度，HDL语言面对的是综合器，相当于从电路
3、设计中，输入信号一般来说不