Verilog加法器

时间：2016-02-12 17:58:24

【文件属性】：

文件名称：Verilog加法器

文件大小：290B

文件格式：V

更新时间：2016-02-12 17:58:24

Verilog

Altera官网的Verilog写的加法器源码

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网友评论

这个加法器的HDL代码有点简单，只用了组合逻辑，还以为是复杂的时序逻辑的，看样子白下了！

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