高吞吐量低存储量的LDPC码译码器FPGA实现 (2008年)

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文件名称：高吞吐量低存储量的LDPC码译码器FPGA实现 (2008年)
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文件格式：PDF
更新时间：2021-05-14 21:58:22
自然科学 论文 针对规则（r，c）-LDPC码，设计了一种基于Turbo结构的FPGA译码实现算法，采用多路并行译单帧数据，多帧并行译码的结构，具有收敛速度快和存储量低的特点。为实现多路并行译单帧数据，首先将LDPC码划分成几个超码，并对每个超码内的单校验码采用并行BCJR算法。同时，为简化并行BCJR译码时的内部结构和控制单元的复杂度，提出一种修正的分圆陪集构造方法。在具体实现中，采用了3帧并行译码的结构来进一步提高吞吐量。对一个码长为1600，规则（3，5）-LDPC码，用Altera公司的StratixEP1S25