前期正常建立Quartus工程这里不再赘述，主要讲在Quartus中调用Modelsim的设置过程。网上QuartusII和Modelsim联合仿真教程大多都是用的Verilog，这里整理的是基于VHDL的仿真，过程有些区别。
1.编写待测工程程序，并通过编译
2.生成testbench模板。在生成模板前必须先编译第一步中的待测文件，否则会产生错误
点击Processing–Start–Start Test Bench Template Writer，若成功则生成一个testbench文件模板（文件后缀.vht），文件保存路径在信息窗口中给出。
3.修改testbench模板文件。可以把testbench文件添加到工程中进行修改，根据需求修改文件。特别要注意的是这里的实体名（COUNTER_vhd_tst）和元器件例化时的命名（i1），这在后面的设置中至关重要。编写testbench时，需要给必要的信号赋初值。
4.设置仿真环境
点击Assignments–Settings出现下面设置界面，点击EDA Tool Settings，选择图中的选项ModelSim和VHDL
5.加载testbench文件
选择EDA Tool Settings–Simulation，如下图所示，Tool name 选择ModelSim
点击上图中的Test Benches加载文件，弹出对话框，点击New，弹出下图对话框
Test bench name填写之前的testbench的实体名（必须一致否则仿真会出错，不能出波形），填写例化名，这里是i1，Simulation period中可以设置仿真结束时。点击”…“加载文件，选择之前修改好的testbench文件（.vht)，点击Add。正确加载完相应文件后，点击OK确认。
6.运行仿真
点击Tool–Run Simulation Tool–Gate Level Simulation，或者直接点击工具栏中的Gate Level Simulation按钮
如果正常则会调用ModelSim软件，等待编译运行完成直接出现波形界面。
若没有波形出现，检查第5步中填写的实体名和例化名是否和testbench文件中一致，检查testbench文件是否正确。