Vivado.2安装及实操

时间:2024-04-02 08:46:51

硬件平台:xilinx kf705(实际上跟kc705基本一样)  芯片是kintex-7

软件:vivado2018.2

系统:WIN7

 

 

一开始的关于连接到网络检查vivado版本的选项我都选了ignore

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选择第二个

Design edition

安装的软件都确定安装,然后安装完毕,软件自动开启license manager,

点击load license,选择license(有史以来啥啥啥的那个)

然后点击view license status

新建第一个工程:

Create project

Next

工程名和工程路径

RTL工程

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Next

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选择芯片,后面应该还可以更改(tools-project或者tool-setting里面)

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Finish

Add sources

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Create file

写verilog文件

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直接ok

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编写完文件后

 

关于综合synthesis、实现implement、生成比特流文件generate bitstream,都在左边的FLOW Navigator里面有,小箭头点开可以看到更多

 

在simulation sources里面右键,选择add sources

同样的操作。(如果此时有语法错误的文件,系统会在simulation sources里面出现一个synax error的文件夹,里面的文件是语法错误的文件)

进入仿真,点击 run simulation→ run behavioral simulation 行为仿真

出错了

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原因是我的模块名和使用时的接口模块名没有对上,名字不一样

仿真同时可以实时修改程序,注意修改时间以更好地查看时序

然后重新仿真

关闭仿真时,点击break或取消,然后点击仿真界面右上角的叉(不是整个软件的退出)

点击run synthesis

完成后点击,oepn synthesis design,点击edit timing constraints 进行时序约束

Clock→create clock,给时钟编辑名称,然后source object,点击空白框右边的3个点,选择对应的需要收到约束的时钟管脚,默认点击Find,然后将管脚,点击向右的箭头,放到selected里面

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然后设置周期,rise at指的是上升沿的位置,0的话就是一个周期的一开始就是上升沿,下降沿在一半的周期以后。

设置完时钟后,点击set input delay,在create clock下面,

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设置成上面这样就可以了,然后是output delay

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然后run Implement(需要一定时间,看右上角的状态)

完成后点击左边 open synhtesized Design  然后右上角Default Layout改为I/O Planing

把I/O std全部改为LVMOS33

我是查看原理图,找到LED,CLK和rst的管脚,去进行管脚约束

对照表是LED0=AB8,LED1=AA8,LED2=AC9,LED3=AB9,LED4=AE26,LED5=G19,LED6=E18,LED7=F16,

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此处LVCMS字体变成红色我也不知道为啥,如果没事我就不再提了(错了,这些红色的改成lvmos15)

Clk=AD12(SYS_CLK)在kc705开发板上这是一个200M的时钟,reset=y29(一个开关)

为了保存,点击关闭,然后保存

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上图这个是管脚约束文件的名称,自己命名

点击Generate bitstream  编程实现

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或者在左边向导里面找

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出错了

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我把clock换成了user clock就可以了,好像是Bank33不支持3.3V电压模式?

之后y0~y3也出现了这个错误,查看了原理图后,于是我将她们都改成了LVCMO15.

之后,实现完成,我想看一下门级电路,点开左边RTL anysis的schematic

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是下图这样子,分别是一个分频器,一个计数器,一个38译码器

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然后是开启开发板,连接电脑

Usb连接后 ,等待驱动安装完成,然后,

点击左边 open Hardware manager,会提示no hardware target is open

点击open target,open a new target

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然后出现了there are no debug core ,点击program device

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退出直接断电就好了,出现窗口

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Note

关于IP核的使用

左边向导点开ip catalog

添加相关的ip核直接设置就好了。

 

关于mark debug的调试

点开左边向导里面的综合,open synthesis design 

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点开原理图,schematic  在想要看的线上面右键鼠标

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然后点击下图的set up debug

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一直点默认就好了

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到这个图选择时钟域,我都选一样的了。

其他都next,选了默认

然后原理图会生成一个ILA逻辑分析仪,用来检测信号,在烧录到fpga里面的时候会自动出现ila界面,如果没出现,就重新Program device试试