一、Verilog语言结构
module 文件名
(
定义输入，
定义输入，
定义输出
);
assign 电路描述语言；
endmodule
二、主程序编写及烧录
1.编写主程序
2.出硬件图（Tool->Netlist View(RTL图)）
3.分配引脚(Tool->Spreadsheet View) (每一个Bank的电压不可更改,drive驱动能力,slewrate压摆率
（.LPF文件记录对以上Pin等设置进行的更改）
4.下载到FPGA(Tools->Programmer)
（Detect cable可自动分配芯片设置）
三、主程序和测试程序
- 主程序（可综合，综合出电路）输入输出默认wire,输入不可以为reg，输出可以。
- 测试程序（不可综合）
测试程序建立：新建verilog文件,文件名：原文件_tb
测试文件设置为仅仿真：在该文件处右键
四、测试程序的三次仿真
1.第一次仿真
Tools->simulation wizard(文件名可自定义，最好与测试文件名相近)（确定逻辑是否有问题，功能仿真RTL仿真）
2.第二次仿真
第二次仿真是接近实际的仿真，有延时出现。第二次仿真是布线前仿真
①重新仿真MAP
②Tools->simulation wizard
3.第三次仿真
门级及时序仿真
①仿真布线及导出文件
②Tools->simulation wizard
