Xilinx FIFO使用小结

时间:2024-03-29 14:42:43

FIFO的使用非常广泛,一般用于不同时钟域之间的数据传输,或者用于不同数据宽度之间的数据匹配。在实际的工程应用,可以根据需要自己写FIFO。不考虑资源的情况下,也可以使用Xilinx提供的IP核来完成。
接口类型选择Native,SOC芯片上也可以根据需要选择AXI接口。


Xilinx FIFO使用小结

选择存储器类型:可以用块RAM、分布式RAM,移位寄存器和内嵌FIFO来实现FIFO。这里主要是block RAM和distribute RAM之间的区别。简而言之,block RAM是FPGA中定制的ram资源,而distribute RAM则是由LUT构成的RAM资源。由此区别表明,当FIFO较大时应选择block RAM,当FIFO较小时,选择distribute RAM.另外一个很重要的就是block RAM支持读写不同宽度,而distribute不支持。在这里为了更全面的了解FIFO,选择block RAM以拥有非对称方向速率的特性,内嵌FIFO(Builtin FIFO)在5以上的FPGA芯片中才存在。
时钟:读写操作是否在相同的时钟域中完成。如果是,可以选择Common clock,否则,选择Independent clcoks。
读模式有两种选择,一般选择标准模式,First-Word Fall-Fhrough模式为首字预现,FWFT是指在不影响FIFO读操作的情况下,提前查看下一个数据的能力。即FIFO中不为空,有可用的数据时,FIFO中的第一个数据自动出现在输出总线DOUT上。
Synchronization Stage:穿过交叉时钟域的同步状态(寄存器)数量,默认即可。


Xilinx FIFO使用小结

data port parameters处,有actual write depth和actual read depth,他们都比我们设置的要小,在实际的工程应用中,FIFO深度确实要比预设的小1,即当写入了Write Width-1个数据之后,FIFO的满信号full会拉高,这个时候如果还要写入数据,则写入的数据丢失。同理,读出Read Width-1个数据后,FIFO的空信号empty会拉高,此时读出信号无效。如下:


Xilinx FIFO使用小结

该FIFO数据深度为16,从aabb0002到aabb0011共写入16个数据,当写入到第15个时,FULL信号拉高,数据不能被有效的写入,从读状态可以看出,如下:


Xilinx FIFO使用小结

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