![【iCore4 双核心板_FPGA】例程九:锁相环实验——锁相环使用 【iCore4 双核心板_FPGA】例程九:锁相环实验——锁相环使用](https://image.shishitao.com:8440/aHR0cHM6Ly9ia3FzaW1nLmlrYWZhbi5jb20vdXBsb2FkL2NoYXRncHQtcy5wbmc%2FIQ%3D%3D.png?!?w=700&webp=1)
实验现象:
利用Quartus内部组件生成锁相环,用SignalTap II进行校验。
核心代码:
module pll(
input clk_25m,
output clk_100m,
output clk_50m,
output clk_25m_out,
output clk_12_5m,
output clk_6_25m
);
//--------------------my_pll--------------------------------//
my_pll u1(
.inclk0(clk_25m),
.c0(clk_100m),
.c1(clk_50m),
.c2(clk_25m_out),
.c3(clk_12_5m),
.c4(clk_6_25m)
); //--------------------endmodule-----------------------------//
endmodule
源代码下载链接:
链接:http://pan.baidu.com/s/1o85cX2i 密码:auot
iCore4链接: