Enterprise Architect 从时序图自动生成协作图
打开时序图--全选(ctrl+A)--包--模型转化--转化所选元素：弹出以下窗口：选中元素--点击转换框内的“通信”选项：选择要存放的文件夹--确定：执行转换：即可生成对应的协作图：调整： ...
Xilinx FPGA通过FLASH加载程序的时序
尽管FPGA的配置模式各不相同，但整个配置过程中FPGA的工作流程是一致的，分为三个部分：设置、加载、启动。复位结束配置开始有多种方式使FPGA的配置进入这一过程。在上电时，电压达到FPGA要求之前，FPGA的上电复位模块将使FPGA保持在复位状态;外部控制PROG_B引脚出现一个低脉冲也可以使FP...
分析时序数据的三步骤：使数据平稳、时序模型、评估
作者：Chris St. Jeor & Sean Ankenbruck，Zencos贪心科技编译时间序列预测是一个易于使用，成本较低的方案，它可以提供强大的解决问题能力。这篇文章将介绍建立一个质量模型的三个基本步骤。这篇文章将围绕如何构建一个时间序列模型，并将列举三个基本步骤:使数据平稳，选...
百度时序数据库——存储的省钱之道
作者简介任杰 百度高级研发工程师负责百度智能运维产品（Noah）的分布式时序数据存储设计研发工作，在大规模分布式存储、NoSQL数据库方面有大量实践经验。干货概览百度Noah平台的TSDB，是百度最大规模的时序数据库，它为Noah监控系统提供时序数据存储与查询服务，每天承接多达数万亿次的数据点...
LMK04828 SPI时序控制
查看LMK04828芯片手册，获取lmk04828芯片spi时序及相关寄存器设置https://pdf1.alldatasheet.com/datasheet-pdf/view/932720/TI1/LMK04828.htmllmk04828芯片的寄存器配置可下载TI相关配置软件TICS PRO进行...
vivado xdc约束基础知识8：Vivado时序收敛的方法
来自：http://xilinx.eetrend.com/article/9547Vivado时序收敛的方法一个好的FPGA设计一定是包含两个层面：良好的代码风格和合理的约束。时序约束作为FPGA设计中不可或缺的一部分，已发挥着越来越重要的作用。毋庸置疑，时序约束的最终目的是实现时序收敛。时序收敛作...
FPGA通过SPI对ADC配置简介（二）-------4线SPI配置时序分析
本篇将以德州仪器(TI)的高速ADC芯片——ads52j90为例，进行ADC的4线SPI配置时序介绍与分析。 从ads52j90的数据手册我们不难发现，其SPI控制模块主要包含4根信号线，即SEN、SCLK、SDIN以及SDOUT。TI公司对其产品SPI配置信号的命名方式与...
AXI4-Stream时序——视频时序与AXI4-Stream之间的关系
写在前边的话：如果你能搜到此篇文章，我就默认你对AXI4-Stream有了一个大致的了解（至少知道此协议不包含任何地址映射，仅仅是一串数据流）。 本文是基于video in IP的对视频信号转AXI4-Stream信号的验证。因为博主现在不用OV5640/OV7725等之类的传感器了，因此抄无可抄...
温湿度DHT11传感器时序详解
DHT11数字温湿度传感器是一款含有已校准数字信号输出的温湿度复合传感器采集范围：温度0-50°±2°，湿度：20-90%RH。采用单总线双向串行通信协议，每次采集都要由单片机发起开始信号，然后DHT11会向单片机发送响应并开始传输40位数据帧，高位在前。数据格式为：8bit湿度整数数据+8bit湿...
关于静态时序约束的理解以及TimeQuest的约束命令使用
写这个博客，纯粹记录下自己这几天看完有关静态时序约束方面书籍的理解。 1.相关基础概念。 1）steup_time 2）steup_relationship 3）setup_slack4）hold_time 5）hold_relationship 6）hold_slack2.创建时钟周期约束（cre...
同步双口RAM时序解析
使用的Intel提供的双口RAM IP核 进行同时钟源的时序仿真针对A口写操作，B口读操作双口RAM设置如下（只给出了部分关键设置）注意双口RAM数据和地址是互通的，即用A口去向某地址写数据，用B口去读B口的相应地址，即可读到A口写的数据。进行的第一个时序仿真：为向A口地址0,1,2依次写入数据 ，...
idea根据请求链路快速生成时序图的插件
相信大家在看源码或者跟踪别人写的业务代码的时候，链路太长，封装的函数太多，导致跟着跟着就陷进去了，进而看不清来龙去脉，很抓狂，特别想有一个时序图让我们掌握到全局观。 idea比较牛逼之处就是有大量的好用的插件可供选择，这里介绍一个插件SequenceDiagram，就是为...
SD卡的控制方法与时序
1 1.SD卡的命令格式： SD卡的指令由6字节(Byte)组成，如下：Byte1：0 1 x x x x x x(命令号，由指令标志定义，如CMD39为100111即16进制0x27，那么完整的CMD39第一字节为01100111，即0x27+0x40)Byte2-5:Command Argu...
时序约束之时钟约束04
最小时钟脉宽 时钟信号的脉宽如果太小会引起如下两个方面的问题： 1.时序单元无法正常工作 由于时序单元本身由建立时间和保持时间的约束，需要时钟信号脉宽必须保持一段时间的稳定，如下图所示。 从上图中可以看出，时钟信号高低电...
Vivado使用技巧（14）：使用时序约束向导
时序约束向导打开综合设计或实现设计后，在Flow Navigator中点击Open Synthesized/Implemented Design目录下的Constraints Wizard可以打开时序约束向导（会要求选择一个target约束文件），弹出如下窗口： 利用该向导可以快速地完成时序约束。时...
vivado时序分析之set_input_delay(二)
上篇文章用一个简单的源同步接口的例子，分析了vivado 根据set_input_delay约束来做STA分析的方法，本篇继续来分析源同步输入接口，对于源同步输入时序约束 ，有以下三个方面需要约束：1、时钟约束，用于去定义源同步接口所用的时钟；2、输入输出延迟约束；主要是告诉fpga 输入的时钟和数...
Vivado时序约束（转载）
Vivado时序约束本文主要介绍如何在Vivado设计套件中进行时序约束，原文出自Xilinx中文社区。Timing Constraints in Vivado -UCF to XDC Vivado软件相比于ISE的一大转变就是约束文件，ISE软件支持的是UCF(User Constraints F...
TIMING_05 VIVADO环境下的时序约束 之 基本时钟周期约束
由于该系列文章阅读有顺序性，所以请跳转至该系列文章第一篇从头开始阅读，并按照文章末尾指示按顺序阅读，否则会云里雾里，传送门在此： https://blog.csdn.net/qq_33486907/article/details/89380368 《TIMING_01 时序约束与...
fpga源同步输入时序约束（二）
下文主要介绍了源同步输入接口的输入最大最小延迟约束方法 输入约束指令格式是： set_input_delay -clock -max (min) [get_ports “”] -add_delay 即给出 输入时钟跟输入数据间的时间关系。对于源同步输入约束，有”System-centric” 和”F...
starUML 时序图中使用alt
画时序图中的alt首先选择Combined Fragment然后选中它，在右边Properties窗口中的interactionOperator中选中alt可将右边Properties窗口中的name里面的内容删除获得如下图然后双击左上角的alt出现点击小的黑色窗口，出现双击第一行空白区，出现文字框...